A VHDL model and implementation of a coarse-grain reconfigurable coprocessor for a RISC core

Julkaisun otsikon käännös: A VHDL model and implementation of a coarse-grain reconfigurable coprocessor for a RISC core

C. Brunelli, F. Cinelli, D. Rossi, J. Nurmi

    Tutkimustuotos: KonferenssiartikkeliTieteellinenvertaisarvioitu

    14 Sitaatiot (Scopus)
    Julkaisun otsikon käännösA VHDL model and implementation of a coarse-grain reconfigurable coprocessor for a RISC core
    AlkuperäiskieliEnglanti
    OtsikkoProceedings of the 2nd Conference on Ph. D. Research in Microelectronics and Electronics, June 12-15, 2006, Otranto, Lecce, italy
    ToimittajatP. Malcovati, A. Baschirotto
    Sivut229-232
    TilaJulkaistu - 2006
    OKM-julkaisutyyppiA4 Artikkeli konferenssijulkaisussa

    Julkaisufoorumi-taso

    • Ei tasoa

    Siteeraa tätä