Design and verification of a VHDL model of a floating-point unit for a RISC microprocessor

Julkaisun otsikon käännös: Design and verification of a VHDL model of a floating-point unit for a RISC microprocessor

C. Brunelli, J. Nurmi

    Tutkimustuotos: Conference contributionScientificvertaisarvioitu

    Julkaisun otsikon käännösDesign and verification of a VHDL model of a floating-point unit for a RISC microprocessor
    AlkuperäiskieliEnglanti
    OtsikkoProceedings of 2006 International Symposium on system-on-Chip, 13-16 November, 2006, Tampere, Finland
    ToimittajatJ. Nurmi, J. Takala
    Sivut87-90
    TilaJulkaistu - 2006
    OKM-julkaisutyyppiA4 Artikkeli konferenssijulkaisussa

    Julkaisufoorumi-taso

    • Ei tasoa

    Siteeraa tätä